محبوبترین نویسندگان :
نویسندگان مقالات پربازدید :
نوزدهمین کنفرانس ملی سالانه انجمن کامپیوتر ایران
جزئیات رویداد
همایش ، رویداد ، ژورنال
اینستاگرام تی پی بین
حوزه های تحت پوشش رویداد

  • بهینه سازی مصرف توان در لچ مقاوم به خطاهای چند رخدادی گذرا

    نویسندگان :
    کلمات کلیدی :
    جزئیات بیشتر مقاله
    • تاریخ ارائه: 1392/07/24
    • تاریخ انتشار در تی پی بین: 1392/07/24
    • تعداد بازدید: 1049
    • تعداد پرسش و پاسخ ها: 0
    • شماره تماس دبیرخانه رویداد: -
    در این مقاله سعی شده است با استفاده از روش های کاهش توان در لایه ترانزیستور لچی طراحی گردد که علاوه بر مقاومت در برابر خطا به لحاظ مصرف توان در سطح بسیار مطلوبی باشد و به همین جهت از آن می توان برای طراحی سیستم ها با کاربرد بحرانی استفاده کرد. امروزه افزایش فرکانس کاری مدارات و استفاده از افزونگی جهت مقاوم سازی آنها در برابر خطا سبب شده است توان مصرفی مدارات به شدت افزایش یابد. این مقاله با استفاده از روشی موسوم به بایاس انطباقی بدنه (adaptive body bias)  سعی در کاهش موثر توان لچ کرده است به گونه ای که آنرا برای استفاده در سیستم های با توان پایین مهیا ساخته است. بکارگیری پنج عنصر c-element در لچ مذکور، آنرا در برابر واژگونی بیت نه فقط برای رخداد خطا در یک نقطه بلکه در چند نقطه مقاوم سازی کرده است. لچ طراحی شده با استفاده از نرم افزار hspice و با تکنولوژی 90nm ارزیابی شده است. مصرف توان لچ ارائه شده نسبت به لچ بدون افزونگی 153% سربار دارد هر چند که با اعمال روش کاهش توان، افزونگی سربار آن را تا 106% کاهش داده ایم. این بدین معناست که لچ طراحی شده با حضور افزونگی مصرف توانی برابر با  1.93 umداشته که در مقایسه با مقدار مصرف توان، بدون اعمال روش های کاهش توان 42% کاهش نشان می دهد. تمام اینها در شرایطی حاصل شده است که مدار لچ در برابر خطاهای تک رخدادی و چند رخدادی گذرا 100% پوشش را نشان می دهد.

سوال خود را در مورد این مقاله مطرح نمایید :

با انتخاب دکمه ثبت پرسش، موافقت خود را با قوانین انتشار محتوا در وبسایت تی پی بین اعلام می کنم
مقالات جدیدترین رویدادها
مقالات جدیدترین ژورنال ها