• طراحی مدار تمام جمع کننده توان پایین در ناحیه زیر آستانه با استفاده از تکنیک powergating

    جزئیات بیشتر مقاله
    • تاریخ ارائه: 1395/11/05
    • تاریخ انتشار در تی پی بین: 1395/11/05
    • تعداد بازدید: 709
    • تعداد پرسش و پاسخ ها: 0
    • شماره تماس دبیرخانه رویداد: -

    مصرف توان استاتیک بعنوان یک عامل مهم در مدارات بشمار می رود، کاهش تکنولوژی از لحاظ طول کانال در مدارات vlsi موجب افزایش توان نشتی می شود، دراین مقاله از روش powergating در طراحی مدار تمام جمع کننده در ناحیه زیر آستانه استفاده شده  است. مدار جمع کننده پیشنهادی با تکنولوژی 180 نانومتر شبیه سازی گردیده است. نتایج شبیه سازی بهبود قابل ملاحظه ای از نظر توان مصرفی را نشان می دهد.

سوال خود را در مورد این مقاله مطرح نمایید :

با انتخاب دکمه ثبت پرسش، موافقت خود را با قوانین انتشار محتوا در وبسایت تی پی بین اعلام می کنم